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欧宝下注:VLSI根本术语和规划概述

发布时间:2021-09-04 21:36:27 来源:欧宝棋牌下载 作者:欧宝怎么注册账号

  IC(Integrated Circuit,集成电路)是电子元件,它将很多细小的电子器件(大部分是晶体管)放在一块半导体资料上(一般是硅)集成并互连在一同。许多这样的电路在一片直径为200mm或300mm的薄半导体晶圆上一同制作,之后它们被切割分隔成为裸片(die)。一般裸片的尺度从一个钉头大小到一枚较大的邮票不等。大多数IC用密封包封装起来,然后焊接到PCB(Printed Circuit Board)上。

  芯片尺度是规划杂乱度一个很差的衡量方针,因为电路的几许尺度跟着工艺、制作深度和规划风格改动十分大。晶体管数量是一个好得多的方针,但跨逻辑系列比较时会发生问题。

  GE(Gate Equivalent,等效门)企图在描绘规划的硬件杂乱度时不受实践的电路方法和制作技能的影响。一个GE代表一个两输入的与非门(NAND),并对应着静态CMOS中的4个MOSFET。一个触发器大致需求7个左右的GE。存储器电路依据存储容量用位数衡量,依据命名常规的GE和存储器容量如下所示:

  不过这种分类办法比较粗糙,它将一位存储量等于一个GE。一同需求留意的是,电路杂乱度不是有点,工程师需求尽或许找到简略和精美的解决方案,并有功率地、可靠地满意给定的功用规范。

  通用IC的功用要么特别简略,要么十分通用。例如门电路、触发器、计数器、RAM、ROM、微处理器以及大多数DSP。

  当今的高度集成ASIC愈加杂乱,包含了专门的数据或信号处理使命的功用强大的体系或子体系。片上体系(System-on-a-Chip,SoC)这个词便是反响这个开展的。制作总本钱、功用、小型化和能量功率是挑选ASIC的要害原因。

  集成电路是经过指定多层半导体资料、金属和绝缘资料的图形制作的。在全定制IC中,所有这些层都是依据用户的规范指定图形的。

  只要一小部分制作掩膜是每个规划独有的。用户定制化从预处理过的晶圆开端,这些晶圆很多预制作可是根本上未确认详细用处的根本元件,如晶体管或逻辑门。

  不必制作专门的地图结构,一个通用部件能够彻底经过电学办法出现用户界说的电路结构。FPL(Field-Programmable Logic,现场可编程逻辑)能够看做是一种“软硬件”。

  在这种规划方法中,一个IC或它的某个子模块经过在地图层次描绘单个晶体管、导线和其他电路元件被输入到CAD数据库中。

  这儿的规划描绘是画出电路的结构图,其间的子功用(大部分是逻辑门)是实例化的并用导线互连。其间涉及到一些概念:

  规范单元:很小但很通用的构建模块,如逻辑门、锁存器、触发器、多路挑选器等,有预先确认的地图和确认的电学特性。

  巨单元(megacell)也和一个当即可用的地图一同供给,与规范单元的差异在于更大的尺度和更高的杂乱度。典型的比如包含微处理器核以及外围设备,例如直接存储拜访器、各种串行和并行通讯接口、定时器、A/D和D/A转换器等。用巨单元和微机或ASIC拼接在一同是很抱负的,只需求相对很少的作业量。典型的使用领域包含通讯设备、轿车设备、仪器仪表和控制体系。

  这儿的规划进口层次是整个芯片或其间首要子模块的方法化描绘。大多数这种归纳模型都是用文本编辑器树立的,都是用HDL(Hardware Description Language)写成的。

  本质上是一个HDL归纳包,其他规划人员能够将其集成到自己的IC里。例如ARM供给的处理器IP。

  从行为视角看,咱们只关怀电路或体系的功用,而不关怀实践上是怎么构建的。最重要的是输出对过去的和现在的输入的依靠联系,输入数据、输出数据和某个时钟信号的时序联系也是感爱好的。

  从结构的视角看待电子电路,咱们关怀的是衔接性,便是关于构成电路的构建模块和它们是怎么相互衔接的。关于某个给定的行为级规矩,简直总是有或许提出超越一个网络来完成它。结构化视图的挑选一般在电路杂乱度、功用、能量功率和其他实践爱好的特性方面各有不同。

  算法规划:用一系列核算满意之前界说的数据或信号处理的需求,因为它们是在硬件里完成,因而功率更高。

  架构规划:决议必需的硬件资源并安排它们,在方针使用规则的功用、本钱、功率和其他束缚情况下完成已知的核算算法。它们提出的硬件摆放有必要描绘未来电路的根本结构特性,可是一同从完成细节笼统出来。构架规划还意味着挑选方针工艺和考虑它的潜力和约束。

  架构规划从电路功用的适当笼统的概念开端,并逐步开展到更详细的描绘。这个进程有两个子阶段,也便是高层次架构规划和寄存器传输级规划。前一个阶段包含以下的内容:

  成果用一张高层次模块图描绘,包含了数据通路、控制器、存储器、接口以及要害信号。开始的布局规划也现已树立了。架构的验证一般要用仿真,每个首要的构建模块用它自己的行为模型表明。

  接下来的作业要进行更详细RTL(寄存器传输级)规划,电路由纯组合逻辑互连的一组存储单元模仿。这个规划阶段的相关内容包含以下几点:

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